Allegro16.6差分等长设置及走线总结

1 在Cadence原理图编辑器中，设置差分线方法如下：

2 allegro PCB设计软件中设置差分线方法

3 差分线组内差分等长设置

Constraint Manager->Electrical->Net->Differential Pair ”中Static Phase中Tolerance表示差分对组内误差容忍范围，Actual表示实际走线的组内长度误差，Margin表示误差的剩余量Margin=Tolerance-Actual。

4 差分线组间差分等长设置

进入"Constraint Manager->Electrical->Net->Relative Propagation Delay "中选中8根差分线创建Match Group：

进行等长差分对组间等长走线时，调整除Target差分对外其他差分线，调整过程中，两个进度条SPhase(组内等长)和RDly(组间等长)，都为绿色时表示满足设置要求。