1、SerDes的分类

        主要分为并行时钟SerDes、嵌入式时钟位SerDes、8b10b SerDes。下面分别研究。

2、并行时钟SerDes

        并行时钟串行器架构如下：

        可以看到并行时钟SerDes的时钟线和数据线是独立的，并且可以采用1个或者多个复用器的方式，分别对所负责的一段总线进行处理。

        由于时钟和数据总线是以多线的方式传输，因此必须保证时钟与数据线的相位偏移尽可能的低，以此来使解串器正常解串。

        相比较传统的并行数据传输，并行时钟SerDes具有连线少，功耗低，可驱动电缆长、成本低等优点。

3、嵌入式时钟位SerDes

        嵌入式时钟位SerDes串行器架构如下：

        嵌入式时钟位SerDes架构中，将数据信号和时钟信号同时串行化到一条线上，形成单路串行信号。两个时钟位，1路低1路高，被嵌入到数据流中，每间隔1个周期放置1次，在串行数据流中产生一个周期性的上升沿，用于界定每个字的起点和终点。

        这种架构的好处是，数据有效负载的宽度无需被限制为字节的倍数，可以按照约定设置，比如10bits、16bits、18bits等等。

        如上图所示，解串器在处理串行数据时，可以搜寻时钟信号的上升沿来对串行数据进行同步。数据位随着时间可能随机变化，而时钟上升沿总是不变，因此解串器可以据此将数据恢复。

        由于时钟信号嵌入到数据中，因此对串行器和解串器的时钟信号的抖动和信号的偏移要求就不高，一定程度上方便了硬件设计。具体可以参照下面的表格。

        嵌入式时钟位SerDes非常适合于需要同时完成数据传输和控制字、校验字、状态信息等传输的应用（数据有效位宽可以自由设定）。并且其可以随时自动的锁定随机的数据（通过时钟上升沿的2位数据），对于某些上电后热插拔的板卡设备非常有用，在插上设备后可以自动同步（不必发送同步的K码数据或者进行别的同步操作），然后解码出正常的数据。

4、8b10b SerDes

        8b/10b SerDes串行器架构如下，它非常适合一些字节数据的场景：

        8b/10b串行器可以将1个并行数据字节映射为1个10bits的数据，然后将该10bits数据串行化，传送到1个串行数据线上。8b/10b解串器架构使用外部时钟对串行数据进行解串处理，来恢复数据，需要具有精准的时钟频率和很小的抖动。

8b10b编码：

         8bits数据8’bHGFEDCBA，拆分成低5bits的5’bEDCBA（设其十进制数值为X）和高3bits的3’bHGF（设其十进制数值为Y），则该8bits数据可以表示成D.X.Y。如果该数据是控制字符，则表示成K.X.Y。8B/10B编码中将K28.1、K28.5和K28.7作为K码的控制字符，称为“comma”。在任意数据组合中，comma只作为控制字符出现。

        编码时，将低5bits的5’bEDCBA编码成6bits的6’b iedvba；将高3bits的3’bHGF编码成4bits的4’bjhgf。如下图。8bit数据有256种，加上12种控制字符，总共有268种。10bit数据有1024种，可以从中选择出一部分表示8bit数据，所选的码型中0和1的个数应尽量相等。 

        使用运行不一致性来描述编码数据中0出现的位数与1出现的位数的差值（该差值仅存3种情况：-2/0/2）。比如数据10’b0100_011000，0出现的次数与1出现的次数的差值为2。

        由于数据不停地从发送端向接收端传输，前面所有已发送数据的不一致性累积的状态称为运行不一致性（Runing Disparity，RD）。RD仅会出现1和-1两个状态，分别代表位1出现的次数比位0出现的次数多或者少。标准的编码映射表格与RD有关。

        由此可见，8b10b编码的DC性较好，高低电平出现的概率大致相等。

        8b10b SerDes的优势主要有：1、提供了检查错误的方法，根据8b/10b编码解串时，接收到的某些10bits的数据可能是无效编码，一定程度上可以识别出传输中是否有错误。虽然不能把所有错误识别出，但是也是一种检测串行链路的良好手段。2、8b/10b编码具有较好的交流耦合能力，能够有效驱动交流耦合电路。3、具有良好的直流均衡能力，可以降低码间串扰。

5、不同SerDes的优缺点比较