什么是DRAM？

当今计算设备中使用了各种各样的易失性和非易失性内存单元，与静态随机存取存储器（SRAM）相比，动态随机存取存储器（DRAM）是最常用的架构之一，因为它具有成本效益。本文简要概述了不同类型的DRAM之间的主要区别，包括同步动态存取存储器（SDRAM）和各种类型双倍数据速率（DDR）。

什么是DRAM？

DRAM由一系列电容器组成，旨在为随机存取存储器（RAM）存储单个比特。RAM是一种可以访问数据元素的存储器，无论其在序列中的位置如何。因此，从本质上讲，访问任何数据所需的时间是恒定的。

存取晶体管和存储器、电容器的优化设计以及半导体工艺的进步使DRAM存储器价格更便宜。所以，DRAM最常用作计算机的主存储器，因为它与SRAM相比更具成本效益。几十年来，DRAM技术经历了一些重大改进，大幅降低了每比特成本、提高时钟频率并减少组件的整体尺寸，这些改变与许多变化相关，包括引入更小的DRAM单元。

DRAM单元结构

一个典型的三晶体管DRAM单元采用存取晶体管和一个存储晶体管来切换存储晶体管输入电容的打开（位值1）和关闭（位值0）。晶体管阵列连接到读取和写入的列和行，它们也分别叫做位线和字线。组件和数据线的排列方式允许使用单个存储晶体管进行写入和读取操作。

例如，一个传统的3晶体管DRAM单元（见上图）通过向M1存取晶体管的栅极发送电压来执行写入命令，该晶体管又为M3的栅极电容充电。然后写入线被驱动为低电平，存储在M3栅极电容中的电荷缓慢消散——这便是所谓的动态。

当前的技术通常会采用1个晶体管/1个电容器（1T1C）存储单元（见上图）来实现更密集的存储芯片。CMOS栅极与字线相连，而源极与位线相连。通过打开晶体管的栅极从而将电流发送到分立存储电容器来完成写入命令。读取是通过与位线共享存储在电容器中的电荷来完成的。该架构需要每次读取操作后进行重写（刷新），因为电荷共享会破坏DRAM单元中包含的信息。通常，这种充电每隔几毫秒发生一次，以补偿电容器的电荷泄露。

异步传输模式（ATS）切换

该技术的真正复杂性在于多层层次结构，其中需要跟踪和评估数千个单元的阵列以进行各种操作，例如写入、读取和刷新。当前的DRAM技术利用多路复用寻址，其中相同的地址用于行和列地址，这样便节省了空间并减少了引脚数。

通过使用行访问地址（RAS）和列访问地址（CAS）时钟执行操作。RAS验证发送到DRAM的信号实际上是行地址，而RAS验证输入列地址。在RAS的下降沿，DRAM地址引脚上的地址被输入行地址锁存器。在CAS的下降沿，地址在其下降沿输入到列地址锁存器。实质上，打开整行允许读取存储在电容器上的信息，或者允许对存储电容器进行充电/放电以进行写入。

这是通过使用许多外围电路来实现的，包括行/列锁存器、行地址缓冲器、行/列解码器、字线驱动器和位线读出放大器。在1T1C DRAM单元的情况下，读出放大器通常用作行缓冲器，以防止读取的DRAM单元中的信息丢失。感测放大器本质上是感测存储电容器是否有足够的电荷，然后接收一个低功率信号并将其放大到一个完整的逻辑值（0或1）。在信息被加载并存储到读出放大器中之前，无法访问存储器中的选定行。这就是导致CAS延迟的原因，如果所需的行在请求时未处于活动状态，则需要额外的时间。

如上图所示，第一步，当RAS为低电平时，整行中的所有单元都被其读出放大器读取，这个过程需要较长的时间。此后，改行处于活动状态，以便可以访问列以进行读取或写入。由于读出放大步骤，RAS的访问时间（读/写周期时间）通常远高于CAS。异步DRAM的总线速度通常不超过66MHz。

SDRAM与DRAM

DRAM以同步或异步模式运行。在同步模式下，所有操作（读、写、刷新）都由系统时钟控制。该系统时钟与计算机CPU的时钟速度（~133MHz）同步。这样做的原因是它实际上允许比传统DRAM更高的时钟速度（3X）。所有进出DRAM的操作都在主时钟的上升沿执行。典型的单数据速率（SDR）SDRAM时钟速率为100和133MHz。

SDRAM架构中的一个主要区别因素是内存被分成许多大小相等的部分，这些存储体可以同时执行访问命令，从而实现比普通DRAM更高的速度。如上图所示，DRAM的基本内核和操作基本相同，同步交错涉及的I/O命令接口是从DRAM芯片中单独出来的。

对SDRAM提高速度的主要贡献来自流水线概念——当一个库可能处于预充电状态，正在经历访问延迟时，另一个库可能正在进行读取，这样存储芯片就会不断地输出数据。换句话说，多库的结构允许对不同的行进行并发访问。

SDRAM与DDR

虽然单一数据速率SDRAM的时钟速率足以满足许多应用，但它们通常不足以满足多媒体应用。SDRAM的下一个迭代是双倍数据速率SDRAM（DDR SDRAM）。主要的进化来自于在主时钟的上升沿和下降沿传输数据的能力，而所有命令和操作只在时钟的上升沿发生——每个时钟周期有效地发送两倍的数据。

这是通过预读取操作实现的，在该操作中，宽内部总线同时预取两个数据位以突发在I/O引脚上输出两个等宽的字，也称为2位预取。这实质上使数据速率翻倍，而不会增加存储单元的功耗。还应该注意的是，DDR架构的电源效率有显著提高，其中DDR2电压为2.5V，DDR3在1.5V到1.65V，DDR4在1.2V。这是由于器件的电源管理电路进行了优化，并且能够在不增加功耗的情况下更智能地提高数据传输频率。功耗降低使DDR模块成为可以用电池供电的计算设备（如笔记本电脑）更理想的选择。

DDR、DDR2、DDR3······又有什么区别？

DDR（DDR2、DDR3、DDR4）演进的基础组件和功能/操作保持不变，但时钟速度增加了差异化因素。例如，DDR2 RAM为DDR SDRAM接口添加了2倍时钟倍频器，从而在保持相同总线速度的同时使数据传输速度翻倍。通过这种方式，从内存阵列到I/O缓冲区采用了「4位预取」。同样，DDR3模块预取8位数据，DDR4模块预取16位数据。

虽然易失性DRAM架构的核心基本保持不变，但片外的附加命令接口已经发展为增加容量并降低了每比特成本。DRAM性能的这种重大发展可能有助于数据流水线以及I/O缓冲区频率的增加。