代码收藏家技术教程 2023-05-14

数字电子基础课程设计——基于74LS90的电子时钟，可实现校准时分秒以及清零

课设内容

数字电子钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长使用寿命的优点，因此得到了更广泛的使用，数字电子钟从原理上讲是一的数字电路，其中包括了组合逻辑电路和时序电路。

课设内容：电子时钟，实现时分秒，可进行电子时钟清零，设置时、分、秒功能。器件采用74ls90以及少量其他逻辑门电路。

秒计数器采用两块74LS90接成六十进制计数器，分计数器也是采用两块74LS90接成六十进制计数器。时计数器则采用两块74LS90接成二十四进制计数器，秒脉冲信号经秒计数器累计，达到“60” 时秒计数器复位归零并向分计数器送出一个分脉冲信号，分脉冲信号再经分计数器累计，达到“60” 时分计数器复位归零并向时计数器送出一个时脉冲信号，时脉冲信号再经时计数器累计，达到‘24’时复位归零

74LS90异步计数器

74LS90异步计数器内部是由两部分电路组成的。一部分是由时钟INA与以为触发器QA组成的二进制计数器；另一部分是由时钟INB与三个触发器QB,QC,QD组成的五进制异步计数器。

74LS90功能表

Reset Inputs				Output
R0(1)	R0(2)	R9(1)	R9(2)	QD	QC	QB	QA
H	H	L	X	L	L	L	L
H	H	X	L	L	L	L	L
X	X	H	H	H	L	L	H
X	L	X	L	COUNT
L	X	L	X	COUNT
L	X	X	L	COUNT
X	L	L	X	COUNT

R0(1)和RO(2)是异步清零端，两个同时为高电平有效;R9(1)和R9(2)是置9端，两个同时为高电平时，QDQCQBQA=1001; 正常计数时，必须保证RO(1)和R0(2)中至少有一个接低电平，R9(1)和R9(2)中至少一个接低电平，如果把QA和INB连接起来连接起来，INB从QA取信号，外部时钟信号接到INA上，那么时钟信号INA和QA、QB、QC、QD就组成了一个十进制计数器。

BCD计数顺序					5—2进制计数顺序
CO UN T	输出				CO UN T	输出
CO UN T	QD	QC	QB	QA	CO UN T	QA	QD	QC	QA
0	0	0	0	0	0	0	0	0	0
1	0	0	0	1	1	0	0	0	1
2	0	0	1	0	2	0	0	1	0
3	0	0	1	1	3	0	0	1	1
4	0	1	0	0	4	0	1	0	0
5	0	1	0	1	5	1	0	0	0
6	0	1	1	0	6	1	0	0	1
7	0	1	1	1	7	1	0	1	0
8	1	0	0	0	8	1	0	1	1
9	1	0	0	1	9	1	1	0	0

十进制计数器

先用74LS90接成一个十进制计数器

计数器完成后，再采用异步清零法。当6出现瞬间，即QDQCQBQA=0110时，同时
给R0(1)和RO(2)高电平，使这个状态变成0000。当十位计数到6时，输出0110，其
中正好有两个高电平，把这两个高电平QC和QB分别接到RO(1)和RO(2)端，即可实
现清零。一旦清零，QC和QB都为0，不能再继续清零，恢复正常计数，直到下次再
同时为1。

QD	QC	QB	QA
0	0	0	0
0	0	0	1
0	0	1	0
0	0	1	1
0	1	0	0
0	1	0	1
0	1	1	0
0	1	1	1
1	0	0	0
1	0	0	1

六进制计数器

用74LS90接成一个六进制计数器

秒与分的实现——60进制

当十进制计数器计到9时 (1001) ，QD为高电平，之后为低电平，从而产生一个下降沿，作为六进制的时钟信号，与六进制的INA相连，实现六十进制。

向分钟进位

计分电路的关键是找到秒向分的进位信号。当秒电路计到59秒时，产生一个高电压，在计到60秒时变为低电平，来一个下降沿送给计分电路做时钟。计秒电路在计到59时的十位和个位的状态分别为QDQCQBQA=0101和QDQCQBQA=1001，把这四个1与起来即可，即十位的QC和QA，个位的QD和QA与结果作为进位信号。

计时电路——24进制

用两片74LS90实现二十四进制计数器，首先把两片74LS90都接成十进制，并且两片之间连成具有十的进位关系，从而构成一个百进制计数器。

当百进制计数器计数到24时，十位和个位同时清零。计到24时，十位的QB=1(QDQCQBQA=0010)，个位的QC=1(QDQCQBQA=0010)，分别将这两个信号连接到双方芯片的清零端R0(1)和RO(2)。如个位的QC接到两个74LS90的RO(2)清零端，十位的QB接到两个74LS90的RO(1)清零端，从而构成一个二十四计数器。