代码收藏家技术教程 2023-03-29

【模拟IC】深入探究闩锁效应：概念、产生原因、工作过程与解决方案

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

文章目录

一、闩锁效应的概念及产生原因

闩锁效应指的是在CMOS工艺制作的芯片中，寄生三极管与寄生体电阻形成的电路，在一定条件下，会导致电源与地之间产生大电流，可能会永久损坏芯片。可以由图一看出，在同时具有NMOS和PMOS管时，P区和N区就有条件形成寄生的NPN和PNP三极管，红色区域就是一个闩锁效应的电路。

闩锁效应的触发条件一般是电源或是地线突然来一个大电流脉冲。比如房间里面别的感性上电瞬间（有的电源前面是有变压器的，当你给他上电的时候，可能会对交流电有电压上的脉冲干扰）；静电；电源电压的波动（热拔插）。

图一闩锁效应的产生

二、闩锁效应的等效电路和工作过程

我们可以把闩锁效应的电路等效成图二。

它的工作过程如下：
电路要想导通，必须使得R1的电压PNP的PN结导通。如图三所示，
（1）当电源来了个电流，使得R1的压降为0.7V（假设PN结的导通电压为0.7V），此时PNP导通。

图三工作过程1

（2）此时有一个I₂流过R₂，使得NPN导通。

图三工作过程 2

（3）NPN管导通，使得有大电流流过R1，使得PNP管进一步导通，使得R2又产生一个大电流，使得NPN管进一步导通，最后形成一个正反馈，如图四所示。

图四闩锁效应的正反馈过程

三、闩锁效应的解决办法

我们了解了闩锁效应的工作过程，我们可以得到以下解决思路，第一，降低体电阻阻值，使得电阻无法让三极管导通。第二，切断或减少寄生三极管间的联系。
闩锁效应有以下解决方案：
（1）使用GUARD RING （p+ 环包围NMOS良好接地，N+ 环包围PMOS并接VDD），降低体电阻的阻值，降低触发风险（note：为什么加了guard ring就可以降低体电阻啊？因为与psub的寄生电阻形成并联电阻了）。
（2）如果有可能，NMOS可以远离PMOS（增大NPN的基区宽度，使环路增益小于1）。
（3）衬底接触与阱接触一定要按照DRC规则做到距离管子源端最近。
（4）可以在P管和N管之间用接电源的阱做隔离。
（5）数字电路的版图设计尤其小心，门电路每次电平转换都会产生电流尖峰，GUARD RING 必须有！